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  blr
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test_fdivs_5_cr_GEN:
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test_fdivs_6_cr_GEN:
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test_fdivs_7_cr_GEN:
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test_fdivs_9_cr_GEN:
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test_fdivs_10_cr_GEN:
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test_fdivs_11_cr_GEN:
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  blr
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test_fdivs_12_cr_GEN:
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test_fdivs_13_GEN:
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  blr
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test_fdivs_13_cr_GEN:
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  blr
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test_fdivs_14_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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test_fdivs_14_cr_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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  blr
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test_fdivs_15_cr_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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test_fdivs_16_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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test_fdivs_16_cr_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
  #_ REGISTER_IN f2 0x000FFFFFFFFFFFFF
  fdivs. f3, f1, f2
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test_fdivs_17_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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test_fdivs_17_cr_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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test_fdivs_18_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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test_fdivs_18_cr_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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test_fdivs_19_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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test_fdivs_19_cr_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
  #_ REGISTER_IN f2 0xC1E0000000000000
  fdivs. f3, f1, f2
  blr
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test_fdivs_20_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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test_fdivs_20_cr_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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  fdivs. f3, f1, f2
  blr
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test_fdivs_21_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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test_fdivs_22_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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test_fdivs_23_GEN:
  #_ REGISTER_IN f1 0x8000000000000000
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  blr
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test_fdivs_27_cr_GEN:
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test_fdivs_29_cr_GEN:
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test_fdivs_31_cr_GEN:
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test_fdivs_32_cr_GEN:
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test_fdivs_33_cr_GEN:
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test_fdivs_34_GEN:
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test_fdivs_34_cr_GEN:
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test_fdivs_35_cr_GEN:
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  blr
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test_fdivs_36_cr_GEN:
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  blr
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test_fdivs_37_GEN:
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  blr
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test_fdivs_37_cr_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  blr
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test_fdivs_38_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  blr
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test_fdivs_38_cr_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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test_fdivs_39_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  blr
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  #_ REGISTER_OUT f2 0x0000000000000001
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test_fdivs_39_cr_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  blr
  #_ REGISTER_OUT f1 0x000FFFFFFFFFFFFF
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  #_ REGISTER_OUT f3 0x432FFFFFFFFFFFFE
  #_ REGISTER_OUT cr 0x00000000

test_fdivs_40_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  fdivs f3, f1, f2
  blr
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test_fdivs_40_cr_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  fdivs. f3, f1, f2
  blr
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test_fdivs_41_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  blr
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test_fdivs_41_cr_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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test_fdivs_42_cr_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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test_fdivs_43_GEN:
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test_fdivs_43_cr_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  #_ REGISTER_OUT f1 0x000FFFFFFFFFFFFF
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test_fdivs_44_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  fdivs f3, f1, f2
  blr
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test_fdivs_44_cr_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  fdivs. f3, f1, f2
  blr
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test_fdivs_45_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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  blr
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test_fdivs_45_cr_GEN:
  #_ REGISTER_IN f1 0x000FFFFFFFFFFFFF
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test_fdivs_46_GEN:
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test_fdivs_59_cr_GEN:
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  blr
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  blr
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  blr
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test_fdivs_63_cr_GEN:
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test_fdivs_64_cr_GEN:
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  blr
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  blr
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test_fdivs_66_cr_GEN:
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  blr
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test_fdivs_67_GEN:
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  blr
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test_fdivs_67_cr_GEN:
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  blr
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test_fdivs_68_cr_GEN:
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  blr
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test_fdivs_69_GEN:
  #_ REGISTER_IN f1 0xBFF0000000000000
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  blr
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test_fdivs_69_cr_GEN:
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  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xBFF0000000000000
  #_ REGISTER_OUT f2 0x7FF0000000000000
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  #_ REGISTER_OUT cr 0x00000000

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  #_ REGISTER_IN f1 0xBFF0000000000000
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  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xBFF0000000000000
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  #_ REGISTER_IN f1 0xBFF0000000000000
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  fdivs. f3, f1, f2
  blr
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  blr
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  blr
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  blr
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  blr
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  blr
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  #_ REGISTER_IN f1 0xC1E0000000000000
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  blr
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test_fdivs_75_cr_GEN:
  #_ REGISTER_IN f1 0xC1E0000000000000
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test_fdivs_76_cr_GEN:
  #_ REGISTER_IN f1 0xC1E0000000000000
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test_fdivs_77_GEN:
  #_ REGISTER_IN f1 0xC1E0000000000000
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test_fdivs_77_cr_GEN:
  #_ REGISTER_IN f1 0xC1E0000000000000
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test_fdivs_78_cr_GEN:
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  blr
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test_fdivs_79_cr_GEN:
  #_ REGISTER_IN f1 0xC1E0000000000000
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  blr
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  blr
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  #_ REGISTER_IN f1 0xC1E0000000000000
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  blr
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test_fdivs_81_GEN:
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  blr
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test_fdivs_81_cr_GEN:
  #_ REGISTER_IN f1 0xC1E0000000000000
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  blr
  #_ REGISTER_OUT f1 0xC1E0000000000000
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test_fdivs_82_GEN:
  #_ REGISTER_IN f1 0xC1E0000000000000
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  blr
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test_fdivs_82_cr_GEN:
  #_ REGISTER_IN f1 0xC1E0000000000000
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  blr
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test_fdivs_83_GEN:
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  blr
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test_fdivs_83_cr_GEN:
  #_ REGISTER_IN f1 0xC1E0000000000000
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  blr
  #_ REGISTER_OUT f1 0xC1E0000000000000
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  #_ REGISTER_OUT cr 0x00000000

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  #_ REGISTER_IN f1 0xC1E0000000000000
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  blr
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test_fdivs_84_cr_GEN:
  #_ REGISTER_IN f1 0xC1E0000000000000
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  blr
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  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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  blr
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test_fdivs_87_cr_GEN:
  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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test_fdivs_88_GEN:
  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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  blr
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test_fdivs_88_cr_GEN:
  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0x41DFFFFFFFC00000
  #_ REGISTER_OUT f2 0x000FFFFFFFFFFFFF
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test_fdivs_89_GEN:
  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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  blr
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test_fdivs_89_cr_GEN:
  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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test_fdivs_90_GEN:
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  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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  blr
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test_fdivs_91_GEN:
  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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test_fdivs_92_GEN:
  #_ REGISTER_IN f1 0x41DFFFFFFFC00000
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  blr
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  blr
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  blr
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  blr
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test_fdivs_99_cr_GEN:
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test_fdivs_101_cr_GEN:
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test_fdivs_102_GEN:
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test_fdivs_102_cr_GEN:
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  blr
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test_fdivs_103_GEN:
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  blr
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test_fdivs_103_cr_GEN:
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  blr
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  #_ REGISTER_IN f1 0x7FF0000000000000
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  blr
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test_fdivs_104_cr_GEN:
  #_ REGISTER_IN f1 0x7FF0000000000000
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  blr
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  #_ REGISTER_IN f1 0x7FF0000000000000
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  blr
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test_fdivs_105_cr_GEN:
  #_ REGISTER_IN f1 0x7FF0000000000000
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  blr
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  #_ REGISTER_IN f1 0x7FF0000000000000
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  blr
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test_fdivs_106_cr_GEN:
  #_ REGISTER_IN f1 0x7FF0000000000000
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  fdivs. f3, f1, f2
  blr
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test_fdivs_107_GEN:
  #_ REGISTER_IN f1 0x7FF0000000000000
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  blr
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test_fdivs_107_cr_GEN:
  #_ REGISTER_IN f1 0x7FF0000000000000
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  fdivs. f3, f1, f2
  blr
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  #_ REGISTER_OUT f3 0xFFF8000000000000
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test_fdivs_108_GEN:
  #_ REGISTER_IN f1 0x7FF0000000000000
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  blr
  #_ REGISTER_OUT f1 0x7FF0000000000000
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test_fdivs_108_cr_GEN:
  #_ REGISTER_IN f1 0x7FF0000000000000
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  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0x7FF0000000000000
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test_fdivs_109_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
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  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
  #_ REGISTER_OUT f2 0x0000000000000000
  #_ REGISTER_OUT f3 0xFFF0000000000000

test_fdivs_109_cr_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
  #_ REGISTER_IN f2 0x0000000000000000
  fdivs. f3, f1, f2
  blr
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test_fdivs_110_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
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  blr
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  #_ REGISTER_OUT f2 0x8000000000000000
  #_ REGISTER_OUT f3 0x7FF0000000000000

test_fdivs_110_cr_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
  #_ REGISTER_IN f2 0x8000000000000000
  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
  #_ REGISTER_OUT f2 0x8000000000000000
  #_ REGISTER_OUT f3 0x7FF0000000000000
  #_ REGISTER_OUT cr 0x00000000

test_fdivs_111_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
  #_ REGISTER_IN f2 0x0000000000000001
  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
  #_ REGISTER_OUT f2 0x0000000000000001
  #_ REGISTER_OUT f3 0xFFF0000000000000

test_fdivs_111_cr_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
  #_ REGISTER_IN f2 0x0000000000000001
  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
  #_ REGISTER_OUT f2 0x0000000000000001
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test_fdivs_112_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
  #_ REGISTER_IN f2 0x000FFFFFFFFFFFFF
  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
  #_ REGISTER_OUT f2 0x000FFFFFFFFFFFFF
  #_ REGISTER_OUT f3 0xFFF0000000000000

test_fdivs_112_cr_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
  #_ REGISTER_IN f2 0x000FFFFFFFFFFFFF
  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
  #_ REGISTER_OUT f2 0x000FFFFFFFFFFFFF
  #_ REGISTER_OUT f3 0xFFF0000000000000
  #_ REGISTER_OUT cr 0x00000000

test_fdivs_113_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
  #_ REGISTER_IN f2 0x3FF0000000000000
  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
  #_ REGISTER_OUT f2 0x3FF0000000000000
  #_ REGISTER_OUT f3 0xFFF0000000000000

test_fdivs_113_cr_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
  #_ REGISTER_IN f2 0x3FF0000000000000
  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
  #_ REGISTER_OUT f2 0x3FF0000000000000
  #_ REGISTER_OUT f3 0xFFF0000000000000
  #_ REGISTER_OUT cr 0x00000000

test_fdivs_114_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
  #_ REGISTER_IN f2 0xBFF0000000000000
  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
  #_ REGISTER_OUT f2 0xBFF0000000000000
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test_fdivs_114_cr_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
  #_ REGISTER_IN f2 0xBFF0000000000000
  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
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test_fdivs_115_GEN:
  #_ REGISTER_IN f1 0xFFF0000000000000
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  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF0000000000000
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  blr
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test_fdivs_121_cr_GEN:
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test_fdivs_122_cr_GEN:
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test_fdivs_123_cr_GEN:
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test_fdivs_124_cr_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  fdivs. f3, f1, f2
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test_fdivs_125_GEN:
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test_fdivs_125_cr_GEN:
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  blr
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test_fdivs_127_GEN:
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  blr
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test_fdivs_127_cr_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  blr
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test_fdivs_128_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  blr
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test_fdivs_128_cr_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  blr
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test_fdivs_129_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  blr
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test_fdivs_129_cr_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  blr
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test_fdivs_130_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  blr
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test_fdivs_130_cr_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  blr
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test_fdivs_131_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF8000000000000
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  #_ REGISTER_OUT f3 0xFFF8000000000000

test_fdivs_131_cr_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  fdivs. f3, f1, f2
  blr
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test_fdivs_132_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  blr
  #_ REGISTER_OUT f1 0xFFF8000000000000
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  #_ REGISTER_OUT f3 0xFFF8000000000000

test_fdivs_132_cr_GEN:
  #_ REGISTER_IN f1 0xFFF8000000000000
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  fdivs. f3, f1, f2
  blr
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test_fdivs_133_GEN:
  #_ REGISTER_IN f1 0xFFF4000000000000
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  blr
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test_fdivs_133_cr_GEN:
  #_ REGISTER_IN f1 0xFFF4000000000000
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  fdivs. f3, f1, f2
  blr
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  #_ REGISTER_OUT cr 0x0A000000

test_fdivs_134_GEN:
  #_ REGISTER_IN f1 0xFFF4000000000000
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  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF4000000000000
  #_ REGISTER_OUT f2 0x8000000000000000
  #_ REGISTER_OUT f3 0xFFFC000000000000

test_fdivs_134_cr_GEN:
  #_ REGISTER_IN f1 0xFFF4000000000000
  #_ REGISTER_IN f2 0x8000000000000000
  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF4000000000000
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  #_ REGISTER_OUT f3 0xFFFC000000000000
  #_ REGISTER_OUT cr 0x0A000000

test_fdivs_135_GEN:
  #_ REGISTER_IN f1 0xFFF4000000000000
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  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF4000000000000
  #_ REGISTER_OUT f2 0x0000000000000001
  #_ REGISTER_OUT f3 0xFFFC000000000000

test_fdivs_135_cr_GEN:
  #_ REGISTER_IN f1 0xFFF4000000000000
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  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF4000000000000
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test_fdivs_136_GEN:
  #_ REGISTER_IN f1 0xFFF4000000000000
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  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF4000000000000
  #_ REGISTER_OUT f2 0x000FFFFFFFFFFFFF
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test_fdivs_136_cr_GEN:
  #_ REGISTER_IN f1 0xFFF4000000000000
  #_ REGISTER_IN f2 0x000FFFFFFFFFFFFF
  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF4000000000000
  #_ REGISTER_OUT f2 0x000FFFFFFFFFFFFF
  #_ REGISTER_OUT f3 0xFFFC000000000000
  #_ REGISTER_OUT cr 0x0A000000

test_fdivs_137_GEN:
  #_ REGISTER_IN f1 0xFFF4000000000000
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  fdivs f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF4000000000000
  #_ REGISTER_OUT f2 0x3FF0000000000000
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test_fdivs_137_cr_GEN:
  #_ REGISTER_IN f1 0xFFF4000000000000
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  fdivs. f3, f1, f2
  blr
  #_ REGISTER_OUT f1 0xFFF4000000000000
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